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Stratégie de réduction des cycles thermiques pour systèmes temps-réel multiprocesseurs sur puce (Document en Français)

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Modalités de diffusion de la thèse :

Thèse soumise à l'embargo de l'auteur jusqu'au 01/03/2014 (communication intranet).

Informations sur les contributeurs

Auteur : Baati Khaled

Baati, Khaled

Nom

Baati

Prénom

Khaled

Nationalité

Français

Date de soutenance : 19-12-2013

Directeur(s) de thèse : Auguin Michel

Auguin, Michel

Nom

Auguin

Prénom

Michel

Etablissement de soutenance : Nice

Nice

Nom

Nice

Laboratoire : Laboratoire d'électronique, antennes et télécommunications (Sophia Antipolis, Alpes-Maritimes)

Laboratoire d'électronique, antennes et télécommunications (Sophia Antipolis, Alpes-Maritimes)

Nom

Laboratoire d'électronique, antennes et télécommunications (Sophia Antipolis, Alpes-Maritimes)

- Laboratoire d'Electronique, Antennes et Télécommunications

Laboratoire d'Electronique, Antennes et Télécommunications

Nom

Laboratoire d'Electronique, Antennes et Télécommunications

Ecole doctorale : École doctorale Sciences et technologies de l'information et de la communication (Nice ; 1992-....)

École doctorale Sciences et technologies de l'information et de la communication (Nice ; 1992-....)

Nom

École doctorale Sciences et technologies de l'information et de la communication (Nice ; 1992-....)

Informations générales

Discipline : Informatique
Classification : Informatique

Mots-clés libres : Modélisation thermique, Conception système, Système sur puce, Ordonnancement temps réel, Basse consommation, Fiabilité, Cycles thermiques, Co-simulation
Mots-clés :

Conception de systèmes informatiques
Systèmes sur puce
Ordonnancement (informatique)
Temps réel (informatique)
Circuits intégrés à faible consommation

Résumé : L'augmentation de la densité des transistors dans les circuits électroniques conduit à une augmentation de la consommation d'énergie induisant des phénomènes thermiques plus complexes à maitriser. Dans le cas de systèmes embarqués en environnement où la température ambiante varie dans des proportions importantes (automobile par exemple), ces phénomènes peuvent conduire à des problèmes de fiabilité. Parmi les mécanismes de défaillance observés, on peut citer les cycles thermiques (CT) qui induisent des déformations dans les couches métalliques de la puce pouvant conduire à des fissurations. L’objectif de la thèse est de proposer pour des architectures de type multiprocesseur sur puce une technique de réduction des CT subis par les processeurs, et ce en respectant les contraintes temps réel des applications. L’exemple du circuit MPC5517 de Freescale a été considéré. Dans un premier temps un modèle thermique de ce circuit a été élaboré à partir de mesures par une caméra thermique sur ce circuit décapsulé. Un environnement de simulation a été mis en oeuvre pour permettre d’effectuer simultanément des analyses thermiques et d’ordonnancement de tâches et mettre en évidence l’influence de la température sur la puissance dissipée. Une heuristique globale pour réduire à la fois les CT et la température maximale des processeurs a été étudiée. Elle tient compte des variations de la température ambiante et se base sur les techniques DVFS et DPM. Les résultats de simulation avec les algorithmes d’ordonnancement globaux RM, EDF et EDZL et avec différentes charges processeur (sur un circuit type MPC5517 et un UltraSparc T1) illustrent l’efficacité de la technique proposée.

Informations techniques

Type de contenu : Text
Format : PDF

Informations complémentaires

Entrepôt d'origine :

STAR : dépôt national des thèses électroniques françaises

Identifiant : 2013NICE4141
Type de ressource : Thèse

Fiche descriptive