Assas Recherche | Conception de solutions innovantes pour l'amélioration de la variabilité et la fiabilité des circuits CMOS sur des technologies film minces

Conception de solutions innovantes pour l'amélioration de la variabilité et la fiabilité des circuits CMOS sur des technologies film minces (Document en Anglais)

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Modalités de diffusion de la thèse :

Thèse soumise à l'embargo de l'auteur : embargo illimité (communication intranet).

Informations sur les contributeurs

Auteur : Gomez gomez Ricardo

Gomez gomez, Ricardo

Nom

Gomez gomez

Prénom

Ricardo

Nationalité

Espagnol

Date de soutenance : 04-06-2020

Directeur(s) de thèse : Bano Edwige

Bano, Edwige

Nom

Bano

Prénom

Edwige

- Clerc Sylvain

Clerc, Sylvain

Nom

Clerc

Prénom

Sylvain

Etablissement de soutenance : Université Grenoble Alpes

Université Grenoble Alpes

Nom

Université Grenoble Alpes

Laboratoire : Centre de radiofréquences, optique et micro-nanoélectronique des Alpes (Grenoble, Isère, France ; Chambéry ; 2007-....)

Centre de radiofréquences, optique et micro-nanoélectronique des Alpes (Grenoble, Isère, France ; Chambéry ; 2007-....)

Nom

Centre de radiofréquences, optique et micro-nanoélectronique des Alpes (Grenoble, Isère, France ; Chambéry ; 2007-....)

Ecole doctorale : École doctorale électronique, électrotechnique, automatique, traitement du signal (Grenoble ; 199.-....)

École doctorale électronique, électrotechnique, automatique, traitement du signal (Grenoble ; 199.-....)

Nom

École doctorale électronique, électrotechnique, automatique, traitement du signal (Grenoble ; 199.-....)

Informations générales

Discipline : Nanoélectronique et nanotechnologie
Classification : Sciences de l'ingénieur

Mots-clés libres : Body Biasing, Voltage Scaling, Timing Monitor, Pvta, Tunable Replica Circuit, Ring Oscillator
Mots-clés :

MOS complémentaires
Transistors MOSFET

Résumé : La sensibilité accrue aux variations des procedés de fabrication, de tension, de température et de vieillissement (PVTA) dans les nœuds technologiques avancés d'integration est responsable d'une dégradation significative des spécifications des circuits integrés lors de la fabrication à grand volume. Celle-ci est devenue une préoccupation croissante dans la conception de circuits numériques, qui doit faire face aux exigences de plus en plus strictes des applications modernes en termes d'efficacité énergétique, de fiabilité et de sécurité. Dans ce travail de thèse, les techniques de surveillance de timing intégrée et de compensation sont explorées pour répondre efficacement à ces exigences contradictoires. Dans ce travail de thèse, les techniques proposées ont été étudiés séparément puis combinées dans 3 démonstrateurs SoC numériques fabriqués en technologie 28nm FD-SOI CMOS, dont l'un a été mesuré au moment de la rédaction de ce manuscrit.La surveillance de timing intégrée est proposée comme solution de conception pour permettre la compensation des variations PVTA, la surveillance de la sécurité en operation et la protection contre les attaques hardware en timing. Les moniteurs de timing de l'état de l'art ont été évalués dans la perspective d'une intégration dans des produits industriels, ce qui privilégie des caractéristiques telles que la reusabilité et les faibles coûts d'intégration. Les avantages identifiés de la surveillance de timing de registre à registre ont conduit à la mise en œuvre d'un circuit témoin reconfigurable (Tunable Replica Circuit en langue anglaise) avec une sensibilité de 3 mV/bit en 28nm FD-SOI CMOS, qui démontre un suivi rapide et précis des variations PVTA d'un SoC basé sur un ARM Cortex-R4F à travers des corners lent / typique / rapide, une plage de tension 0.5/1.2 V, une gamme de temperature -40/150°C, et de vieillissement jusqu'a fin de vie. Enfin, ce travail propose un nouveau moniteur de timing qui permet de surmonter les faiblesses des solutions existantes, en obtenant simultanément la reutilisabilité élevée et la large plage de surveillance des oscillateurs en anneau et l'acquisition rapide et précise des circuits témoins reconfigurables.L'exploration des techniques d'adaptation et de compensation commence par la détermination de leur champ d'application dans les produits industriels: l'amélioration des pires cas qui définissent les limites de spécifications du produit lors de la fabrication à grand volume. Dans cette perspective, la région d'application optimale des techniques de voltage scaling et de body biasing a été déterminée et leur impact sur les pires cas des SoC numériques a été évalué. Enfin, ces travaux montrent comment la surconsommation induite par l'application séparée de voltage scaling ou body biasing peut être atténuée par la combinaison des deux, en particulier dans les circuits avec une variété de points de performance opérationnelle (OPPs).Les avantages des techniques proposées ont été démontrés dans un SoC numérique qui optimise son énergie à travers d'une largeur de fréquence de 11X en combinant le voltage scaling adaptatif, body biasing adaptatif et le bias-in-memory-array avec un tunable replica circuit pour la sécurité, la régulation de puissance intégrée et la compensation. Grâce à l'application de ces techniques, le circuit proposé permet de surmonter les limites précédemment signalées et démontre une amélioration des performances de 21X, une Vmin inférieure de 120 mV et une durée de vie de 8X, pour les OPP de faible puissance, de moyenne et de haute performance respectivement.Les études présentées ici ont été incluses dans plusieurs chapitres d'un livre scientifique qui sera publié cette année. En outre, elles ont contribué à une nouvelle plateforme de technologie et de conception. Enfin, 3 publications dans des conférences de l'IEEE et 3 demandes de brevet ont résulté de ce travail de thèse.

Informations techniques

Type de contenu : Text
Format : PDF

Informations complémentaires

Entrepôt d'origine :

STAR : dépôt national des thèses électroniques françaises

Identifiant : 2020GRALT023
Type de ressource : Thèse